채용 포지션
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업무내용
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우대사항
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경력
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ASIC
Front-End
Engineer
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■ ASIC
Frontend Implementation
ㆍ Logic Synthesis, STA, SDC Clean, Formal
Verification
ㆍ Low Power Implementation, UPF
design flow
ㆍ SCAN, ATPG, Memory BIST
ㆍ High Speed IP
(DDR5/PCIe/NANDPHY) Implementation 및 Test
Scheme 구현 경험자 우대
ㆍ FinFET 경험자 우대
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ㆍ 공학전공 (석박사
우대) ㆍ 영어 가능자 (EㆍMail 작성 / 의사소통 가능자)
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3년 이상
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■ DFT
Implementation and Diagnosis
ㆍ Chip DFT architecture implementation
ㆍ Logic DFT : SCAN architecture
configuration, ATPG and Diagnosis
ㆍ Memory DFT : BIRA/BISR, BIST and
Diagnosis
ㆍ DFT for Analog IP, Special IO
and Automotive device
ㆍ 양산 수량 1억개 이상 제품 개발 경험자 우대
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ASIC
Back-End
Engineer
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■ Auto
P&R layout and physical verification
ㆍ Auto P&R Tool 유경험자
ㆍ Tcl Script 작성 가능자
ㆍ Physical Verification (Calibre
PERC/DRC/ERC/LVS)
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■ SI/PI analysis
ㆍ Ansys redhawk 유경험자
ㆍ Onㆍchip
and system level signal/power integrity 및 reliability
analysis
ㆍ ASIC design flow (RTL to GDS)에
대한 이해
ㆍ EDA data format (LEF/DEF, GDS,
Liberty, STA, SPEF)에 대한 이해
ㆍ Voltage drop 또는 EM hotㆍspot의 원인 분석
ㆍ CPM(Chip Power Model) 생성
및 적용
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Design
Verification
Engineer
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■ SOC/IP
Design Verification
ㆍ SOC Architecture 및 IP
Specification에 대한 이해를 바탕으로 기능 검증 수행
ㆍ SystemVerilog 등 HVL(Hardware Verification Language) 이용
ㆍ UVM 기반 검증 환경
ㆍ RTL 설계 경험자 우대
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RTL Engineer
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■ RTL
Design
ㆍ Soc 기반(Processor
& AMBA Bus) System 개발 경험자
ㆍ RTL Design with Verilog or
SystemVerilog
ㆍ Logic synthesis와 timing constraints에 대한 이해
ㆍ DFT/SCAN에 대한 이해
ㆍ Script language 유경험자 우대 (shell programming/Perl/python)
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Foundation IP
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■
Standard cell library 개발 인력
ㆍ 최소 5년 정도의 cell
circuit 설계 또는 analog 회로 설계 경험자
ㆍ Cell library characterization 경험자
ㆍ 첨단공정 (FinFET)을 이용한 개발 경험자
선호
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ㆍ 석/박사 전자 공학
전공자 우대
ㆍ 영어 가능자 (Speaking/Writing 가능자)
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3년 이상
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■
Embedded SRAM/ROM 개발 인력
ㆍ 최소 5년 정도의 SRAM/ROM
core 설계 또는 analog 회로 설계 경험자
ㆍ 첨단 공정 (FinFET)을 이용한 개발 경험자
선호
ㆍ Configurable SRAM/ROM core 설계
경험자 선호
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ㆍ 석/박사
전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자)
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3년 이상
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■ Design
kit 개발/검증 인력
ㆍ 최소 3년 이상의 design kit 개발
및 Library QA 경험자
ㆍ ASIC/SOC Physical implementation
& design (RTLㆍtoㆍGDS) 경험자
ㆍ 주요 EDA tool (Cadence, Synopsys,
Mentor) 사용 가능한 자
ㆍ Programming language 숙련자 (Linux, Cㆍshell, Tcl, Perl, Python, ...)
ㆍ IPㆍlevel
Testㆍchip 제작 및 Silicon 검증
경험자
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ㆍ 석/박사
전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자)
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3년 이상
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Design Platform
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■ CPU:
CPU Hardening 인력
ㆍ 최소 10년 정도 logic 공정을
이용한 FrontㆍEnd/BackㆍEnd 경험자
ㆍ 최소 5년 정도
FinFET 공정을 이용한 SOC FrontㆍEnd/BackㆍEnd 경험자
ㆍ Advanced CPU core (CortexㆍA5x, A7x) Hardening 경험자 우대
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ㆍ 석/박사
전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자)
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5~10년 이상
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■ DP:
Design platform 개발/검증 인력
ㆍ Top integration 및
verification 경험자 (최소 3년
이상 유경험자)
ㆍ Block/IP integration 및 verification 경험자 (최소 5년 이상 유경험자)
ㆍ CPU subsystem 설계 경험자 (최소 3년이상 유경험자)
ㆍ Platformㆍbased FPGA 설계 및 검증 경험자
ㆍ Programming 가능자 우대 (Linux, Cㆍshell, Tcl, Perl, Python, …)
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ㆍ 석/박사
전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자)
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3~5년 이상
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